CML Compiler生成的紧凑模型可用于多种平台的电路原理图设计和仿真。INTERCONNECT紧凑模型既可在独立的INTERCONNECT设计平台中使用，也可在Virtuoso互操作平台中使用。Ansys Lumerical高级photonic Verilog-A紧凑模型可通过Cadence Spectre等SPICE求解器进行仿真。INTERCONNECT模型和Verilog-A模型各有其优势。本文将对比这两种不同类型的紧凑模型，用户可根据相关信息为自身应用选择理想方案。如需了解CML Compiler如何生成这些紧凑模型的信息，请查阅文末链接[1]。

INTERCONNECT是Ansys Lumerical旗下的一款光子集成电路仿真器，可在时域和频域内对多模、双向及多通道光子集成电路（PIC）进行建模。NTERCONNECT模型既可在独立的INTERCONNECT设计平台中使用，也可在Virtuoso互操作平台中使用。无论哪种情况，INTERCONNECT都是用于求解光学元件的引擎。

• Standalone INTERCONNECT platform：INTERCONNECT提供了一个专为光子电路设计的原理图设计环境及电路仿真器。INTERCONNECT还配备了用于仿真基本电路行为的primitive elements和filters。请查阅文末链接[2],了解更多关于此求解器的信息。

• Virtuoso interop platform：Cadence Virtuoso、Spectre与Ansys Lumerical INTERCONNECT之间的集成，使用户能够协同设计带有电子控制功能的复杂光子芯片，并对完整的electro-photonic电路进行协同仿真。如下图所示，在此无缝工作流中，Virtuoso原理图设计环境用于对电路的electrical和photonic部分进行完整的原理图捕获。Virtuoso可在后台同时运行Spectre和INTERCONNECT引擎进行协同仿真，并在每个时间步交换数据，从而求解完整的electronic-photonic电路。有关该工作流的更多详情，请访问文末链接[3]。示例请查阅文末链接[4]。

CML Compiler利用用户提供的数据构建INTERCONNECT模型，这些模型可用于上述任一平台。为了方便在Virtuoso中进行光子电路原理图设计，CML Compiler还会自动生成Virtuoso symbols。请查阅文末链接[5]，了解如何为Virtuoso互操作构建INTERCONNECT模型和Virtuoso symbols。

Verilog-A模型是可通过SPICE求解器求解的analog behavior models。Photonic Verilog-A模型旨在利用标准的Verilog-A语言来描述光子器件的行为，该语言充分利用了成熟的electrical Verilog-A技术的优势。这些模型非常适合在EDA平台上进行electro-photonic电路的协同设计。如下图所示，电路electrical和photonic部分的完整原理图均可在Cadence Virtuoso中设计，并利用这些photonic Verilog-A模型，通过Cadence Spectre对整个electronic-photonic电路进行仿真。

Ansys Lumerical photonic Verilog-A模型支持：

• 多种有源和无源光子元件

• 原理图与版图的一致性

• 双向端口

• 多通道和多模式建模

• 小信号、噪声和统计分析

• 信道串扰建模

基于Photonic Verilog-A模型的electronic-photonic电路示例，请参阅文末链接[6]。

CML Compiler可利用用户提供的数据来构建Verilog-A及其Virtuoso symbols。如需了解更多信息，请参阅文末链接[5]。

以下是Ansys Lumerical INTERCONNECT与Verilog-A模型的对比。请参考此表，为您的电路设计选择合适的平台。

CML Compiler使用相同的source data来构建Verilog-A和INTERCONNECT模型。尽管这些紧凑模型的物理实现方式不同，但它们的行为是一致的。为了验证建模的准确性，我们用以下DWDM transceiver电路为例：

下图展示了该electro-photonic电路在Virtuoso中的原理图设计：

光子电路原理图可使用INTERCONNECT模型或Verilog-A模型的symbols进行设计，并据此执行Spectre-INTERCONNECT flow或photonic Verilog-A flow，以分析完整的DWDM transceiver电路。对于electro-photonic器件，INTERCONNECT和Verilog-A模型均包含electrical equivalent sub-circuit，用于建模其electrical loading效应。以下是使用这两种平台进行的电路仿真结果对比：

可以看出，使用INTERCONNECT模型进行的电光协同仿真结果与Verilog-A模型的结果非常一致。

Q: 哪个模型/流程运行更快？

A: 很多因素可能会影响整体仿真时间。列举几点：

• Simulation time step: Cadence Spectre支持自适应仿真时间步长，而INTERCONNECT仅支持固定时间步长，通常为0.1ps至1ps，具体由用户定义。因此，理想情况下，Photonic Verilog-A模型的运行速度应快于INTERCONNECT模型。然而，当模型（例如谐振器）引入微小的光时延时，Spectre的自适应时间步长可能难以收敛，因此，在某些情况下，用户可能不得不切换到固定时间步长，从而丧失自适应时间步长的优势。

• Optical delay: INTERCONNECT的典型时间步长在0.1ps到1ps之间，这既能准确捕捉模型的光延迟，又能保持较高的仿真性能。然而，如果对Spectre强制采用相同的时间步长精度，其仿真时间将比INTERCONNECT 长得多。

• Frequency sweep: INTERCONNECT是一款专用的光子电路求解器，支持S参数分析。通过INTERCONNECT进行频率扫描非常高效。相比之下，photonic Verilog-A模型通常是为适应瞬态分析而构建的。Photonic Verilog-A模型的频率扫描通常以间接方式进行，即通过直流分析，这非常缓慢。扫描时间也会随扫描点数的增加而线性增长。

• Model compilation: 在进行仿真之前，Verilog-A模型需要由Spectre预编译为C/C++，而这一过程非常耗时，通常会随着模型库规模和复杂度的增加而呈线性增长。相比之下，INTERCONNECT则不存在此类开销问题。

• 光载波信道的数量和电路的复杂程度也会影响仿真性能。

总体而言，仿真性能取决于具体应用。以上述DWDM示例为例，Spectre-INTERCONNECT flow与photonic Verilog-A flow的仿真时间相当。

Q: 我可以在同一个电路设计中混合使用INTERCONNECT和Verilog-A模型吗？

A: 不。我们不支持将INTERCONNECT模型与photonic Verilog-A模型进行光连接，因为这两类模型在根本上存在差异，并且它们没有适当的信号/信息交换机制来支持此类用例。

Q: 在上述平台中，我应该选择哪个来满足我的应用需求？

A: INTERCONNECT和Verilog-A模型各有其优势，上述每种平台都适用于特定的应用场景。用户应根据自身的电路设计需求以及上述信息，为自己的设计选择理想方案。但作为一条经验法则，我们可以考虑以下几点：

• INTERCONNECT: 这是Ansys Lumerical专为光子电路仿真开发的专用工具，为纯光子电路设计提供了理想平台。

• Virtuoso interop platform:该平台融合了Ansys Lumerical NTERCONNECT以及Cadence Virtuoso和Spectre的优势，是进行包含高级光子元件（如激光器、非线性效应等）的electro-photonic电路设计的理想选择，尤其适用于需要仿真光子电路的频域响应以及完整电路的整体瞬态响应的场景。

• Ansys Lumerical photonic Verilog-A: 由于该平台通过SPICE求解器对整个电路进行求解，因此对于希望建模electro-photonic电路且对SPICE求解器比对INTERCONNECT求解器更熟悉的IC设计人员而言，这是一个理想的选择。该平台同样非常适合需要与其他供应商提供的Verilog-A紧凑模型相结合的electro-photonic电路设计。在用户需要创建custom Verilog-A紧凑模型以补充foundry Verilog-A PDK来实现其目标电路设计的应用场景中，这一特性尤为有用。具体示例请参阅文末链接[7]。

推荐参阅

[1]CML Compiler reference manual

https://optics.ansys.com/hc/en-us/articles/360037565953

[2]INTERCONNECT page

https://www.ansys.com/products/photonics/interconnect

[3]Virtuoso interoperability - Circuit Design Flows using INTERCONNECT。

https://optics.ansys.com/hc/en-us/articles/1500012179982

[4]PAM4 Transceiver Virtuoso interoperability

https://optics.ansys.com/hc/en-us/articles/360042910173-PAM4-Transceiver-Cadence-Interoperability

[5]CML Compiler GUI。

https://optics.ansys.com/hc/en-us/articles/18482325075475